1889ая серия

Довольно свежая серия, которая представляет собой отечественный специализированный комплект БИС для производства мультиплексоров и коммутаторов цифровых сообщений.

Разработчик серии - питерское КТБ "Светлана-микроэлектроника" (входит в состав "Светланы").

Исходными материалами для разработки комплекта БИС являлись действующие нормативные документы — ГОСТ 27285-87 "Сеть связи цифровая интегральная", ГОСТ 26886-86 "Стыки цифровых каналов передачи и групповых трактов первичной сети ЕАСС (единой автоматизированной сети связи)", а также поведенческое описание комплекта БИС, предоставленное Московским техническим университетом связи и информатики (МТУСИ).

Комплект микросхем изготавливается по КМОП-технологии с минимальным размером элемента 1,2 мкм (2 металла).

1889ХД1У

Микросхема 1889ХД1У — фреймер, т.е. формирователь первичного (Е1) цифрового группового тракта передачи со скоростью 2048 кбит/с.

Микросхема функционирует в одном из режимов (выбор задается одним из контактов микросхемы):

   - режим объединения 30 (31) основных цифровых каналов (ОЦК) со скоростью передачи сигналов 64 кбит/с каждый в один первичный цифровой групповой тракт передачи ИКМ30 со скоростью 2048 кбит/с (по ГОСТ 26886-86);
   - режим разделения одного первичного цифрового группового тракта передачи со скоростью 2048 кбит/с на 30 (31) основных цифровых каналов (ОЦК) со скоростью передачи сигналов 64 кбит/с каждый (по ГОСТ 26886-86).

Основные технические характеристики микросхемы

Режим объединения (формирование тракта 2048 кбит/с):

   - формат первичного цифрового группового тракта со скоростью 2048 кбит/с соответствует ГОСТ 27285-87
   - аппаратное формирование кодовой последовательности цикловой синхронизации в нулевых кодовых интервалах (КИ0) четных циклов (код 0011011 в разрядах Р2 — Р8)
   - аппаратное формирование единичного кода в разряде Р2 нулевых кодовых интервалов (КИ0) нечетных циклов
   - аппаратное формирование сверхцикловой синхронизации либо по коду 0000 в разрядах Р1—Р4 кодовых интервалов КИ16 каждого нулевого цикла в рамках сверхцикла, либо по коду 001011 в разряде Р1 кодовых интервалов КИ0 циклов 1, 3, 5, 7, 9, 11 в рамках сверхцикла (порядок формирования сверхцикловой синхронизации задается специальным выводом микросхемы)
   - аппаратное формирование кода циклического контроля ошибок (CRC-4) по образующему полиному Х4+Х+1 с введением кода CRC для каждого подсверхцикла в разряды Р1 кодовых интервалах КИ0 четных циклов в рамках каждого подсверхцикла (выполнение процедуры формирования CRC задается специальным выводом микросхемы)
   - возможность использования кодового интервала КИ16 для передачи информации ОЦК (объединение 31 канала ОЦК. Порядок использования КИ16 задается специальным выводом микросхемы)
   - возможность использования бита Р1 кодового интервала КИ0 четных циклов для образования цифрового канала 8 кбит/с (при отсутствии процедуры формирования CRC). Информация для формирования канала задается программно
   - хранение программно задаваемой информации кодовых интервалов КИ16 (служебный канал) и информации кодовых интервалов КИ0 нечетных циклов (кроме бита Р2) в блоках буферной памяти с двойным доступом емкостью 16х8 бит и 8х8 бит.

Режим разделения (формирование основных цифровых каналов ОЦК со скоростью 64 кбит/с из первичного цифрового группового тракта 2048 кбит):

   - обнаружение и поддержание цикловой синхронизации в соответствии с алгоритмом ГОСТ 27285-87
   - обнаружение и поддержание сверхцикловой синхронизации либо по коду 0000 в разрядах Р1—Р4 кодовых интервалов КИ16 каждого нулевого цикла в рамках сверхцикла, либо по коду 001011 в разряде Р1 кодовых интервалов КИ0 циклов 1,3,5,7,9,11 в рамках сверхцикла (порядок формирования сверхцикловой синхронизации задается специальным выводом микросхемы)
   - аппаратный контроль принимаемой информации первичного цифрового группового тракта по коду циклического контроля ошибок (CRC-4) для каждого подсверхцикла (выполнение процедуры формирования CRC задается специальным выводом микросхемы)
   - аппаратный подсчет количества блоков, принятых с ошибкой по коду CRC, на 1000 принятых блоков. Превышение количества блоков, принятых с ошибкой, допустимому пороговому значению ошибочных блоков интерпретируется как потеря цикловой (и сверхцикловой) синхронизации. Допустимое пороговое значению количества ошибочных блоков устанавливается программно. По умолчанию устанавливается пороговое значение, равное 915
   - хранение принимаемой информации первичного цифрового группового тракта по кодовым интервалам КИ16 (служебный канал) и информации кодовых интервалов КИ0 нечетных циклов в блоках буферной памяти с двойным доступом емкостью 16х8 бит и 8х8 бит. Буферная память доступна по чтению со стороны системного процессора.

Интерфейс микросхемы по стыку с приемопередатчиками основного цифрового канала соответствует интерфейсу применяемых в настоящее время микросхем типа TCM320A.

Интерфейс микросхемы по стыку с системным процессором содержит следующий набор интерфейсных шин:
   - 8-разрядная двунаправленная шина данных
   - 5-разрядная шина адреса; шина управления, включающая сигналы: «Выборка», «Запись», «Чтение», «Установка».

Электрические параметры

Источники:

1. Потапов Евгений. Комплект микросхем серии 1889ХД для систем телекоммуникации. - "Компоненты и технологии" №1, 2005.
2. Гребешков А.Ю. Техника микропроцессорных систем в коммутации: Учебник для вузов.– Самара: Поволжский государственный университет телекоммуникаций и информатики, 2011.

домой