Очень интересная микросхема - см.
Программируемые сигнальные процессоры (DSP) в СССР и США.
Это СБИС однородной вычислительной структуры
(шифр "Райта-5"), предназначенной для построения высокопроизводительных систем
цифровой обработки информации.
Командное слово у М173-2 16 разрядов, ток
потребления около 100мА, тактовая частота 2,5 МГц, питание 5В.
Производитель -
НПО "Альфа",
Рига (Латвия).
Построение однородных сред можно рассматривать как развитие идеи секционирования микропроцессоров в направлении обеспечения максимальной эффективности распараллеливания процессов обработки информации при реализации некоторых классов параллельных алгоритмов. На основе однородных сред легко реализуется систолический принцип управления, когда поток команд и данных "проталкивается" по массиву вычислительных ячеек в соответствии с алгоритмом.
На кристалле СБИС М173-2 размещена матрица 3 х 3 типовых вычислительных ячеек.
Каждая вычислительная ячейка имеет четыре информационных входа, четыре
информационных выхода, вход общей синхронизации, вход управления вводом
программы, а также программный вход и программный выход.
Внутри кристалла этого процессора каждая вычислительная ячейка соединена с четырьмя
ближайшими ячейками.
Структура может наращиваться соединением микросхем
М173-2 в матрицу большего размера. В частности, выпускались стандартные
платы с 48 процессорами М173-2, размещенными на плате 149,4 х 129,4 мм и
соединенные в однородную среду из 432 ячеек.
Таким образом, можно обрабатывать данные произвольной разрядности с очень
большой производительностью.
Структурная схема отдельной вычислительной ячейки (ВЯ)
функционально включает три информационных канала: управления, операционный
и транзита.
Канал управления служит для приема и трансляции на соседнюю ВЯ управляющей
последовательности (программы), используемой для настройки ВЯ на определенные
функции. Управляющий код хранится в 16-разрядном регистре программы Рг.Пр,
через который программа транслируется для записи в другие ВЯ.
Задание режимов работы канала управления осуществляется с помощью сигнала УВП
(управление вводом программы) и блока управления регистром БУР.
В зависимости от управляющего кода осуществляются коммутация и настройка
элементов двух других каналов, которые функционируют одновременно.
В операционном канале выполняются арифметические и логические операции
с приемом операндов по любому из четырех входов и выдачей по любому из
четырех выходов. Операционный канал образуется из входного коммутатора К1,
арифметико-логического устройства АЛУ, схемы формирования результата СФР
и выходного коммутатора К2. Все блоки управляются определенными разрядами
регистра программы. Выполнение операции в АЛУ осуществляется
за один такт. Полученный результат может быть задержан еще на один такт
в схеме формирования результата.
Канал транзита функционирует вместе с операционным каналом и предназначен
для передачи входных данных или константы, размещаемой в Рг.Пр,
на любой из выводов ВЯ. Информация может быть получена на выходе с задержкой
в один и два такта, что определяется функцией блока транзита и
схемы задержки Т. Кроме того, в канал транзита включены входной К1 и
выходной К2 коммутаторы.
Операции, выполняемые ВЯ, можно разбить на три группы: операции АЛУ,
операции транзита и генерации константы. Вид операции, а также входы
приема операндов и выдачи результата определяются кодом, хранящимся в Рг.Пр.
Разряды регистра жестко закреплены за отдельными блоками ВЯ и
определяют функции соответствующих блоков. Разряды 0 — 2 содержат код операции
АЛУ и расшифровываются следующим образом:
000 — нет операции;
001 — арифметическое сложение;
010 — логическое умножение;
011 — резервный код;
100 — логическое умножение с инверсией;
101 — суммирование по модулю 2;
110 — запоминание 1;
111 — генерация константы.
Разряд 3 является признаком задержки результата АЛУ (П3): 1 — дополнительная
задержка включена; 0 — дополнительная задержка выключена.
Разряды 4,5 содержат адрес входа числа 1 АЛУ (А1); 6,7 — адрес входа числа 2
АЛУ (A2); 8, 9 — адрес входа транзита (А4); 14, 15 — адрес выхода транзита
с задержкой на 1 такт (А5); 12, 13 — адрес выхода транзита с задержкой
на 2 такта (А6). Разряды адресов А1 — А6 кодируют входы-выходы ВЯ
следующим образом: 00 — соответствует а1, b2;
01 — a2, b2; 10 — a3, b3;
11 — а4, b4.
В операциях АЛУ операнды принимаются с любых двух из четырех входов
(a1 - a4) в соответствии с кодами полей Рг.Пр А1 и А2.
Результат АЛУ передается на любой из четырех выводов в соответствии с кодом A3.
Все операции АЛУ приводят к задержке результата на один такт,
за исключением операции запоминания 1, которая дает задержку на два такта.
При этом результат на выходе АЛУ устанавливается равным значению
первого операнда, если второй операнд равен 1, или сохраняет
предыдущее значение, если второй операнд равен 0.
Операция арифметического суммирования выполняется с запоминанием переноса
и учетом его на следующем такте суммирования.
Операции транзита выполняются одновременно с операциями АЛУ. Данные со входа,
определяемого кодом А4, передаются на выход, определяемый кодом А5,
с задержкой на один такт и на выход, определяемый кодом А6,
с задержкой на два такта.
Если при одновременно выполняемых операциях (АЛУ, транзит с задержкой
на один такт, транзит с задержкой на два такта) результат передается
по совпадающим адресам, то на соответствующем выходе для выводимых данных
реализуется операция логического сложения. На неиспользуемых выходах
при этом устанавливается 0. Значение 0 устанавливается также на всех выводах,
не участвующих в транзите, при кодах операции АЛУ 000 и 011.
При нулевых значениях кодов А4, А5, А6 и Рг.Пр транзит через ВЯ запрещен,
и на выходах, не используемых в операции АЛУ, устанавливается 0.
При коде АЛУ 011 осуществляется расширенный транзит. В этом случае
кроме обычного транзита с адреса А4 на адрес А5 первый операнд АЛУ
с адреса A1 транслируется на выход по адресу A3, а второй операнд с адреса А2
транслируется на выход А6 с задержкой на два такта. Передача в направлении
А1 — A3 может производиться с задержкой на один или два такта
в зависимости от значения признака П3 (разряд 3 регистра программы).
Операция генерации константы осуществляется через разряды 4 — 11 Рг.Пр,
поэтому операции транзита при этом выполняться не могут. Возможны два режима
генерации константы. Если П3=0, то содержимое разрядов 4 - 11
циклически сдвигается вправо и выводится из разряда 11 по адресам А5 и А6.
Если П3=1 (генерация макроконстанты), то сдвиг разрядов осуществляется
не циклически, а подачей в разряд 4 информации со входа а1.
Вычислительные ячейки микросхемы могут функционировать в одном из двух режимов
("программированние" или "вычисление") в зависимости от значения сигнала УВП.
При УВП=1 производится запись программы в Рг.Пр через вход Пвх
в последовательном коде. Содержимое Рг.Пр при этом выдвигается через
выход ПВых и поступает в соседнюю ВЯ. Если УВП=0, то ВЯ находится в режиме
"вычисление" и обрабатывает входные данные в соответствии с программой,
записанной в Рг.Пр.
Источники:
1. Титов М.А. и др. Изделия электронной техники. Микропроцессоры и однокристальные микроЭВМ: Справочник / М.А. Титов, А.Ю. Веревкин, В.И. Валерьянов; Под ред. А.И. Ладика и А.И. Сташкевича. - М.: Радио и связь, 1994.