1806ая серия

Микропроцессорный комплект серии К1806 был разработан в НИИТТ в 1983-1985 годах. Он выполнен по КМОП-технологии и обладает лучшими по сравнению с сериями К1801 и К1809 энергетическими характеристиками при сохранении основных особенностей архитектуры.

В состав серии входят следующие БИС: ВМ2 — однокристальный 16-разрядный микропроцессор; ВП1 и ХМ1 - универсальные вентильные матрицы (базовые матричные кристаллы); ВЕ1 - однокристальный микроконтроллер. В Додэковском справочнике приведен еще ряд микросхем этой серии, но найти свидетельства их реального существования мне пока не удалось...

К1806БЦ1

(фото с форума Портативное ретрорадио)

Микросхема великой редкости. Нигде мне не удалось найти хоть какого-нибудь упоминания о ней. Но "БЦ" - нынешний индекс микросхем на базе матричных кристаллов, что, вкупе с цифрой "584" наводит меня на мысль, что это современное обозначение К1801ХМ1-584.

Производитель - зеленоградский "Ангстрем".

КР1806ВЕ1

(фото Алексея Проскурина)

4-разрядный микроконтроллер. Тактовая частота 0...1 МГц (максимальное быстродействие - 100 тыс. операций в секунду), ток потребления (при fт = 1 МГц) 1 мА, объем ОЗУ на кристалле - 80 слов, объем ПЗУ - 8 кБ.

Собственное изделие (разработчик - Сафронов А.В.), не являющееся копией какой-либо зарубежной микросхемы. Справочные данные на этот процессор, с сайта Silirium.ru.

(Н)1806ВМ2

 Электрические параметры

Назначение выводов

1, 30 - общий;
2...5 - входы (выходы) 7-го...3-го разрядов адреса данных системной магистрали;
7...10 - свободные;
11...13 - входы (выходы) 2-го...0-го разрядов адреса - данных системной магистрали;
14, 15 - выходы резервные;
16 - вход резервный;
17 - вход сигнала "запрос на прямой доступ к памяти";
18 - вход сигнала "подтверждение разрешения прямого доступа к памяти";
19 - выход сигнала "разрешение на прямой доступ к памяти";
20 - выход тактового импульса;
21 - вход тактового импульса;
22 - вывод питания от источника напряжения;
23...26 - свободные;
27 - вход сигнала "ответ внешнего устройства";
28 - выход сигнала "вывод данных";
29 - выход сигнала "управление запись-байт";
31 - выход сигнала "синхронизация обмена";
32 - вывод питания от источника напряжения;
33 - выход сигнала "ввод данных";
34 - вход сигнала "адрес принят";
35 - выход сигнала "разрешение прерывания";
36 - вход сигнала "авария сетевого питания";
37 - вход сигнала "авария источника питания";
38...43 - свободные;
44 - выход сигнала "установка внешних устройств";
45 - вход сигнала "запрос на векторное прерывание";
46 - вход сигнала "переход в пультовый режим";
47 - вход сигнала "прерывание от таймера";
48 - вход резервный;
49 - выход сигнала "обращение к системной памяти - чтение порта";
50...53, 60...63 - вход (выход) 15...12, 11...8 разряда адреса данных системной магистрали;
54...59 - свободные;
64 - питание;

Вариант в корпусе с двухсторонним расположением выводов значительно более редок:

(фото с форума Портативное ретрорадио)

Описание процессора, присланное Леонидом aka RCgoff:

Структурная схема

Микросхема микропроцессора 1806ВМ2 имеет следующие функциональные узлы:
· Операционный блок (ОБ)
· Блок микропрограммного управления (БМУ)
· Блок расширенной арифметики (БРА)
· Блок прерываний (БПР)
· Блок обработки устройств ветвления (БОВ)
· Интерфейсный блок (ИБ)
По внутренней шине адреса-данных на ОБ поступают данные и команды, на БОВ и БМУ – команды. На эту же шину ОБ выдает адреса операндов. Через согласующие элементы внутренняя шина связана с выводами AD и через них с системной шиной. БМУ выдает микрокоманды (МКК) на шину микрокоманд. С шины микрокоманд соответствующие поля микрокоманды поступают на все блоки микропроцессора, кроме БОВ. Все блоки связаны между собой синхронными и асинхронными управляющими сигналами. Ведущим является ОБ. Блок синхронизации ОБ отслеживает непосредственно или косвенно состояние всех групп блоков и задает цикл выполнения микрокоманд, составляющих команду.

Операционный блок

ОБ предназначен для выполнения следующих функций:
· Вычисление адреса и его временное хранение в регистре адреса;
· Прием данных и их хранение в регистрах;
· Выполнение арифметических и логических операций между регистрами и между регистрами и константами;
· Выдача данных в системную шину;
· Формирование адресов векторов прерывания (АВП);
· Формирование состояний.

В состав блока входят:
· Буферный регистр данных (БРД)
· Регистр адреса, регистр копии счетчика команд и компаратор адресов (РА, КРСК, КОМП)
· Буферный регистр команд ОБ (БРКОБ)
· Регистр команд ОБ (РКОБ)
· Блок констант
· Регистр состояния процессора, регистр копии состояния процессора (РСП, КРСП)
· Регистры общего назначения, аккумулятор и регистр источника (РОН, АК, РИ)
· 16-разрядное АЛУ
· Сдвигатель (СДВ)
· Блок обмена байтов и схема записи (БОБ и Сх.Зп.)
· Дешифратор микрокоманды
· Схема формирования состояния (СФС)
· Блок синхронизации ОБ (БСОБ)

В БРД принимаются данные из внешнего запоминающего устройства (ЗУ). При записи во внешнее ЗУ в БРД данные подготавливаются для передачи.
В регистре адреса (РА) записывается сформированный адрес для передачи его в системную шину при обменах. Поскольку в микропроцессоре происходит прием команд с опережением, то к концу выполнения текущей команды следующая команда уже принята на БРК, т.е. эту команду уже невозможно программно модифицировать. Для обеспечения возможности записи по адресу следующего за командой слова в структуру введен регистр копии счетчика команд и компаратор.
В КРСК хранится адрес следующего за командой слова, т.е. (СК)+2. Перед циклом записи адрес на РА сравнивается компаратором с содержимым КРСК и, в случае равенства, после окончания записи происходит чтение команды по адресу, хранящемуся в КРСК, т.е. осуществляется повторный прием следующей команды. Ранее принятая следующая команда не выполняется. Процедура повторного чтения выполняется аппаратно-микропрограммно.
В некоторых командах для вычисления адреса используется младший байт команды. Для его приема используются регистры БРКОБ и РКОБ. Младший байт исполняемой команды хранится в РКОБ.
Блок констант служит для формирования констант, необходимых при выполнении некоторых операций, и для формирования векторов прерываний. Блок констант представляет собой ПЗУ, адреса ячеек которого находятся в специальном поле микрокоманды. Код смещения команды также читается по адресу константы. Для этого код младшего байта команды поступает на блок констант. При выборке векторов прерывания адрес вектора прерывания, выработанный в блоке прерываний, также поступает на блок констант.
Регистр состояния процессора и регистр копии состояния процессора служат для хранения признаков (состояний), вырабатываемых в процессе выполнения операций в микропроцессоре. В регистре копии регистра состояний сохраняется содержимое РСП при обработке некоторых прерываний.
В ОБ имеются также десять регистров, которые используются для промежуточного хранения информации. Восемь из них – это регистры общего назначения. РОН с адресом 07 используется как счетчик команд (СК), а РОН с адресом 06 используется как указатель стека. Эти регистры для хранения данных использовать нельзя. В блок регистров входят еще аккумулятор и регистр источника. Регистр-аккумулятор используется для промежуточного хранения информации при выполнении ряда команд, а регистр источника используется для хранения операнда-источника при выполнении двухадресных команд. РОН доступны программно, аккумулятор и регистр источника доступны только микропрограммно.
Все арифметические и логические операции над операндами выполняются в 16-разрядном арифметическо-логическом устройстве. АЛУ может обрабатывать как 16-разрядные слова, так и отдельные байты. АЛУ имеет схему ускорения переноса, благодаря которой перенос может распространяться последовательно не более чем через три разряда.
Из АЛУ результат операции поступает на сдвигатель, где в командах сдвига происходит сдвиг операнда на один разряд влево или вправо и содержится логика формирования арифметического или циклического сдвига. Может осуществляться сдвиг или 16-разрядного слова, или 8-разрядного байта. После сдвигателя получается окончательный результат операции, который записывается в специальный регистр. Записью в этот регистр заканчивается фаза чтения цикла выполнения микрокоманды.
При записи выполнения микрокоманды информация с регистра, на котором хранится результат операции, поступает через блок обмена байтов на схему записи. В БОБ меняются местами старший и младший байт операнда при выполнении команды SWAB. БОБ также используется при выдаче старшего байта в байтовых командах.
Все блоки и регистры ОБ связаны двумя шинами: шиной чтения X, Y и шиной записи X*, Y*. В фазе чтения информация читается на шину X или Y в унарных операциях или одновременно на X и Y с разных источников в бинарных операциях и поступает на АЛУ. Схема записи выдает информацию на шины X*, Y*, откуда она поступает по адресу приемника. В связи с разделением шин чтения и записи совмещается дешифрация адреса чтения с циклом записи и адреса записи с циклом чтения, что позволяет уменьшать цикл выполнения микрокоманды.
Кроме операционной части в ОБ входят также дешифратор микрокоманды, схема формирования состояния и блок синхронизации ОБ.
На дешифратор микрокоманды ОБ поступают те поля микрокоманды, которые связаны с выполнением операционной части микрокоманды, т.е. адреса операндов, режим записи и код операции. После дешифрации микрокоманды управляющие коды поступают на соответствующие блоки операционной части ОБ. Схема формирования состояния на основе сигналов, поступающих их АЛУ, сдвигателя и блока расширенной арифметики, формирует признаки результата операции N, Z, V,C, которые запоминаются в РСП и в дальнейшем используются в командах ветвления.
Работой ОБ управляет блок синхронизации ОБ. БСОБ осуществляет также синхронизацию всех остальных узлов микропроцессора. В БСОБ отслеживается готовность интерфейсного блока и блока микропрограммного управления. Перед окончанием цикла выполнения текущей микрокоманды БСОБ формирует сигнал Гот.ОБ, запускающий БМУ, в котором вырабатывается следующая микрокоманда. Интерфейсный блок запускается сигналом записи в РА Зп.А. Этот сигнал свидетельствует о том, что адрес подготовлен для выдачи в системную шину.

Блок расширенной арифметики

Блок предназначен для аппаратной поддержки выполнения команд расширенной арифметики – умножения, деления и параметрического сдвига (MUL, DIV, ASH, ASHC). При выполнении указанных команд после приема операндов управление передается БРА. Для выполнения содержательной части команды используется одна микрокоманда, которая модифицируется по определенному алгоритму схемой управления БРА в процессе выполнения операции. После выполнения содержательной части команды при выполнении умножения и деления микрокоманда меняется и производится коррекция результата и формирование состояния.
В состав БРА входят:
· Регистр расширенной арифметики 1 (РРА1)
· Регистр расширенной арифметики 2 (РРА2)
· Счетчик тактов (СЧТ)
· Дешифратор тактов (ДШТ)
· Дешифратор микрокоманды
· Схем управления.
Регистры РРА1 и РРА2 служат для хранения промежуточных результатов вычислений. Регистр РРА2 – сдвигающий, при выполнении операций он дополняет сдвигатель АЛУ. При выполнении умножения в РРА2 заносится множитель, а в РРА1 формируются частные произведения. В конце операции в РРА1 получается старшая часть произведения, а в РРА2 – младшая. При делении в РРА1 заносится старшая часть делимого, а в РРА2 – младшая. В конце операции в РРА2 формируется частное, а в РРА1 – остаток. При сдвигах сдвигаемое слово заносится в РРА1 или в РРА2 и РРА1, если сдвигается двойное слово.
Каждая команда расширенной арифметики выполняется за определенное количество тактов. Константа, определяющая количество тактов, заносится в счетчик тактов.
Информация со счетчика тактов поступает на дешифратор тактов, а с него управляющие сигналы поступают на схему управления, которая на основе кода микрокоманды и сигналов с СЧТ реализует алгоритм выполнения операционной части команды, коррекцию результата и формирование состояний.
Регистры РРА1, РРА2 и СЧТ доступны по адресу в микрокоманде. Адресная часть микрокоманды поступает на дешифратор микрокоманды, где формируются сигналы записи и чтения этих регистров под управлением сигналов из БС ОБ.

Блок микропрограммного управления

БМУ предназначен для выработки последовательности микрокоманд при выполнении команды на основе принятого кода команды.
В состав БМУ входят следующие блоки и регистры:
· Буферный регистр команд (БРК)
· Дешифратор команд (ДШК)
· Регистр команд (РК)
· Накопитель микрокоманд (НМК)
· Регистр следующего адреса (РСА)
· Регистр текущего адреса (РТА)
· Регистр прерываний (РПР)
· Блок синхронизации БМУ (БС БМУ).
Каждая команда, принятая микропроцессором, всегда поступает на БРК. С БРК команда передается на ДШК, где происходит предварительная дешифрация. Основную функцию дешифрации команды выполняет ПЛМ ДШК. Она содержит 50 логических произведений. Часть ДШК выполнена на логических схемах. Большая часть сигналов с ДШК поступает на управление ПЛМ НМК. Некоторые сигналы поступают на управление БПР и ИБ.
После окончания обработки текущей команды следующая команда переписывается с БРК на РК. С РК код команды поступает на НМК. НМК выполнен на ПЛМ, содержащей 190 логических произведений. ПЛМ НМК формирует последовательность микрокоманд, которая обеспечивает выработку адресов операндов, выработку и выполнение команд и обработку прерываний.
Для перехода от текущей к следующей микрокоманде служит регистр следующего адреса. Следующий адрес образуется при выработке текущей микрокоманды и перед выработкой следующей микрокоманды переписывается на регистр текущего адреса. При выработке первой микрокоманды на регистр текущего адреса заносится начальный адрес с ДШК.
Коды прерываний (КПР) поступают с БПР на регистр прерываний. В командных прерываниях БПР устанавливается микропрограммно в специальном формате микрокоманды. На вход ПЛМ НМК поступает также признак ветвления ВТВ, который вырабатывается при выполнении команд ветвления в некоторых специальных случаях.
Выработанный на ПЛМ НМК код микрокоманды записывается в регистр микрокоманд. Кроме микрокоманды на ПЛМ НМК вырабатывается ряд управляющих признаков. Это сигналы «Принять прерывание» (ПП), «Жду состояния» (ЖС), «Конец команды» (КК) и некоторые другие. Работой БМУ и его синхронизацией с другими блоками управляет БС БМУ. Если нет сигналов торможения, БС БМУ запускается сигналом готовности ОБ (Гот.ОБ). БМУ может останавливаться в случае ожидания приема команды по сигналу КК, ожидания выработки состояния по сигналу ЖС и при обработке некоторых прерываний по сигналу торможения от БПР (ТБПР). При выработке микрокоманды БС БМУ выдается сигнал Гот.БМУ, который запускает БС ОБ. Если выполнение микрокоманды задерживается, БС БМУ останавливается до получения сигнала Гот. ОБ.

Блок обработки ветвлений

БОВ предназначен для выработки и подачи на один из входов ПЛМ НМК управляющего сигнала ветвления ВТВ, формируемого на основе кода операции команды и признаков ветвления N, Z, V, C, вырабатываемых в ОБ при выполнении команд.
В БОВ входят следующие функциональные узлы:
· Регистр команд (РК)
· Регистр состояния (РС)
· ПЛМ, состоящая из двух матриц М1 и М2 и содержащая 22 логических произведения (М1 ПЛМ, М2 ПЛМ)
· Блок синхронизации БОВ (БС БОВ)
Код команды (разряды 8-15) принимается на РК при приеме каждой команды. После окончания каждой команды, а также непосредственно при выполнении некоторых команд в РС записывается состояние N, Z, V, C. Информация с этих регистров поступает на вход первой матрицы ПЛМ. На основе кода команды и кода состояния ПЛМ БОВ вырабатывает признак ветвления.
Работой БОВ управляет БС БОВ. БС БОВ запускается при записи любой команды в РК БМУ по сигналу СУВ и в случае появления признака ЖС по сигналу ПС. Если признак ветвления вырабатывается по сигналу ЖС, то после окончания цикла БОВ вырабатывается сигнал РПС, который запускает БМУ, снимая торможение по признаку ЖС.

Блок прерываний

Блок прерываний служит для приема и предварительной обработки сигналов прерываний. В БПР также находится логика аппаратной поддержки выполнения команды.
В БПР входят следующие узлы:
· Регистр источников прерываний (РИП)
· ПЛМ, состоящая из двух матриц М1 и М2 и содержащая 30 логических произведений (М1 ПЛМ, М2 ПЛМ)
· 9-разрядный счетчик (СЧ)
· Блок управления (БУ БПР)
· Блок синхронизации (БС БПР).
Все сигналы прерываний поступают на регистр источников прерываний. При выполнении команды WAIT триггер «Ждать» в РИП устанавливается микропрограммно в специальном формате микрокоманды. Из РИП сигналы управления поступают на входы М1 ПЛМ.
На этой ПЛМ реализована схема приоритетов прерывания. Если выставлено одновременно два прерывания, то сначала обеспечивается прерывание с более высоким приоритетом. Если 7-й разряд РСП установлен в единицу, то внешние не фатальные прерывания маскируются.
Кроме организации схемы приоритета ПЛМ БПР обеспечивает выборку адреса вектора прерывания (см .табл.), поступающего на блок констант ОБ, и кода прерывания, который служит для переключения БМУ на микропрограмму обработки прерываний.
Для отсчета интервала времени, воспринимаемого как зависание, и формирования сигнала INIT при выполнении команды RESET служит 9-разрядный счетчик. Счетчик запускается сигналом DOUT или DIN при отслеживании зависаний или микропрограммно при выполнении команды RESET. Момент достижения счетчиком нужного состояния при отсчете зависания отслеживается БУ БПР. В блоке управления формируется также сигнал общего сброса R (установки в начальное состояние) всех блоков микропроцессора и сигнал торможения БМУ в некоторых случаях.
Работой БПР управляет БС БПР. Он запускается сигналом ПП (прием прерывания) от БМУ. Коды АВП и ПГ записываются в приемные регистры соответствующих блоков микропроцессора сигналом ПГ (прерывание готовь), выработанным в БС БПР.

Интерфейсный блок

ИБ предназначен для организации обменов между микропроцессором и устройствами на системной шине. В ИБ находится также арбитр прямого доступа к памяти, совмещенный со схемой запроса окон.
В состав ИБ входят следующие узлы:
· Арбитр прямого доступа к памяти (АПД)
· Блок передачи адреса (БПА, БВА)
· Блок приема и выдачи данных (БПВД)
· Дешифратор поля обмена микрокоманды (ДШПО)
· Схема управления обменами (СУО).
Арбитр прямого доступа предназначен для организации режима прямого доступа к памяти ЭВМ, построенной с использованием микросхемы 1806ВМ2, для устройств, находящихся на системной шине. АПД отслеживает поступление запроса на прямой доступ. После поступления запроса микропроцессор заканчивает текущий цикл обмена по системной шине и выдает разрешение на прямой доступ. Во время цикла прямого доступа микропроцессор останавливается. После вычисления и записи его в РА в ИБ поступает запрос на обмен. Если системная шина или дополнительная шина, запрашиваемая через окно, свободна, то под управлением БВА начинается выдача адреса в системную или дополнительную шинную После выдачи адреса управление передается БПВД и в зависимости от кода обмена микрокоманды происходит цикл приема или выдачи данных, или приема команды. Если обмен безадресный (прием вектора прерывания или чтение регистра начальных условий), то запрос на обмен начинает обрабатывать сразу БПВД. БВА в этом случае не запускается.
Код обмена микрокоманды проступает на ДШПО. На этом дешифраторе образуются сигналы, которые определяют тип обмена, направление приема и некоторые вспомогательные признаки.
Синхронизацией отдельных блоков ИБ и связью ИБ с другими блоками микропроцессора управляет схема управления обменами. На эту схему поступают сигналы записи в РА (Зп.А) и БРД (Зп.Д), которые сообщают о готовности адреса и данных к выдаче. В свою очередь, СУО вырабатывает сигналы записи в БРК (Зп.БРК) и БРД (Зп.БРД) при поступлении команды и данных с системной шины. При задержках поступления данных с системной шины СУО вырабатывает сигналы торможения ОБ.

Работа микропроцессора при выполнении команд

В микропроцессоре реализован метод приема команд с опережением. Алгоритм приема и обработки команд построен так, что к концу выполнения команды следующая команда уже принята на буферный регистр команд и начинается прием еще одной команды. Такой процесс опережения осуществим только на линейных участках программы, когда нет ветвлений. При выполнении команд ветвления и вообще любых команд, в которых происходит загрузка счетчика команд, команда, принятая на буферный регистр команд, оказывается не той, которая предусматривалась по программе. В таких случаях аппаратно осуществляется повторный прием следующей команды. Для восстановления опережения в этой же команде подготавливается прием еще одной команды. Нарушение опережения происходит также в том случае, когда по счетчику читается не команда, а данные. В конце команды с адресацией данных по счетчику команд происходит восстановление опережения путем организации чтения двух команд, следующих за текущей командой.
Кроме того, повторный прием команды происходит в том случае, когда текущая команда модифицирует следующую за ней команду. После окончания процедуры модификации, т.е. записи по адресу следующей команды, эта измененная команда читается и выполняется. Происходит повторный прием команды, поскольку в течение выполнения текущей команды следующая уже была принята на БРК.
Каждая команда, принятая в микропроцессор, записывается в БРК, откуда она поступает на дешифратор команд. Дешифратор команд запускается, если команда принята на БРК и установлен признак того, что предыдущая команда окончилась. К концу цикла дешифратора команд команда переписывается из БРК в регистр команд; в регистре текущего адреса устанавливается начальный адрес микропрограмы, вырабатываются некоторые служебные признаки и запускается ПЛМ накопителя микрокоманд. Выработанная микрокоманда записывается в регистр микрокоманд и поступает на дешифратор поля чтения микрокоманды.
После дешифрации запускается ОБ и выполняется фаза чтения. Во время выполнения фазы чтения происходит дешифрация поля записи микрокоманды, и после завершения фазы чтения выполняется фаза записи. Во время работы ОБ блок микропрограммного управления вырабатывает следующую микрокоманду. Такой процесс выработки - выполнения микрокоманд продолжается до завершения выполнения команды. В последней микрокоманде запускается БПР и если есть незамаскированное прерывание, микропроцессор переходит на микропрограмму обработки прерывания.
В каждой команде есть обращение к устройствам на системной шине. Это цикл приема следующей команды, чтение и запись данных. Если в поле обмена микрокоманды есть признак обращения к системной шине, ОБ вырабатывает сигнал запроса на обмен, который поступает в ИБ.
Если системная шина свободна, ИБ выполняет цикл обмена по системной шине. ОБ в это время может выполнять микрокоманды, не связанные с обменом или связанные с подготовкой к следующему обмену. После окончания обработки очередной команды микропроцессор переходит к обработке следующей команды и т.д. до конца программы.
В микропроцессоре предусмотрена возможность расширения системы команд путем реализации дополнительных команд на системной памяти, которая дополняет оперативную память и доступна только с помощью специальных команд. Микропроцессор имеет средства для организации системной памяти таким образом, что ее адресация не пересекается с адресами основной памяти ЭВМ.
Кроме того, МП имеет средства коррекции интерфейса, которые позволяют менять временные диаграммы интерфейса при помощи внешних схем, приспосабливая их для конкретных условий применения.

Прим. RCgoff'а. Курсивом выделены места, показавшиеся мне недоразъясненными либо неточными.

1806ВП1, Н1806ВП1

Стремление потребителя к снижению потребляемой мощности привело к разработке БМК 1806ВП1 на основе КМОП-транзисторов (тема "Электроника-80ТК"). Этот тип КМОП БМК по своим функциональным возможностям является аналогом БМК К1801ВП1. Универсальная вентильная матрица состоит из 1560 вентилей (по некоторым источникам - 1500 вентилей) и содержит 11500 интегральных элементов. БМК изготавливается по технологии с кольцевыми поликремниевыми затворами и одним слоем металлизации. Длина канала транзистора - 4 мкм.

Производители - "Ангстрем" и "Компания ФОРМ".

Кристалл БМК 1806ВП1 размером 5,2х5,2 мм имеет 42 контактные площадки. Питание подаётся на контактную площадку 42, а для земли предназначена площадка 21. Внутренняя часть БМК представляет собой матрицу 16х26 из 416 матричных базовых ячеек (МБЯ), каждая из которых содержит 12 МОП-транзисторов (по шесть p- и n-канальных).

Коэффициент разветвления по выходу МБЯ равен трем, а в режиме усилитель-инвертор — восьми. Матрица рассечена шинами питания и земли на 14 зон, каждая из которых содержит два столбца МБЯ. Внутри каждой зоны возможны соединения между ячейками через слой алюминия, а для соединения зон необходимо использовать поликремниевые слои, вносящие значительные задержки.
Периферийная часть состоит из 40 ПБЯ типа V, расположенных вблизи контактных площадок, и используется для реализации функций Вход-Выход. Периферийная БЯ типа L содержит два мощных транзистора и схему защиты от статического электричества. Схемы управления третьим состоянием выходных мощных транзисторов реализуются на МБЯ типа L. Число выводов, реализующих функцию Выход, должно быть не более 30. Выводы Выход, Вход-Выход размещают симметрично (слева и справа) относительно контактной площадки для заземления (вывод 21).
Следует отметить, что при напряжении питания 5 В±10 % мощность потребления в статическом режиме не более 6 мВт и максимальная входная частота не более 4 МГц.

Пример использования таких матриц - узел шифрования в цифровой мобильной радиостанции (предположительно "Аварис-СН"):

(фото с форума Radioscanner.ru)

КР1806ХМ1, Н1806ХМ1

Универсальная вентильная матрица (БМК), 1580 вентилей, аналог ВП1. Производители - зеленоградский "Ангстрем", (предположительно) московское НПО "Элас" и, неожиданно, молодая московская "Компания ФОРМ".

(фото Сергея aka Camouflage)

Источники:

1. Каталог интегральных микросхем. Дополнение № 1 к базовому Каталогу ИС 1986г. Центральное конструкторское бюро. 1987.
2. Каталог интегральных микросхем. Дополнение № 2 к базовому Каталогу ИС 1986г. Центральное конструкторское бюро. 1988.
3. АИПС "Меркурий". Каталог интегральных микросхем. Часть 2. Приборы производственно-технического назначения и народного потребления. - ЦКБ "Дейтон", редакция 1990г.
4. Микропроцессорные автоматические системы регулирования. Основы теории и элементы: Учеб. пособие / В. В. Солодовников, В. Г. Коньков, В. А. Суханов, О. В. Шевяков; Под ред. В. В. Солодовникова. - М.: Высш. шк., 1991.
5. Цифровые интегральные микросхемы: Справочник / П.П. Мальцев, Н.С. Долидзе, М.И.Критенко и др.- М.: Радио и связь, 1994г.
6. Интегральные микросхемы и базовые матричные кристаллы для бытовой и промышленной аппаратуры. Справочник / Е.Г. Горпач, О.А. Мокрицкий, П.Б. Поплевин, А.М. Розенман. Под редакцией Е.Г. Горпача. - М.: ТОО "Фирма Развитие", 1993.
7. Справочный листок - "Радиолюбитель" №№2-4, 1995
8. Каталог. Цифровые и аналоговые интегральные микросхемы. Часть 2. Условные графические обозначения, назначения выводов и габаритные чертежи корпусов. - ГУП Центральное конструкторское бюро "Дейтон", 1998.
9. Все отечественные микросхемы. - 2-е изд., переработанное и дополненное - М.: Издательский дом "Додэка-XXI", 2004.
10. Перечень электрорадиоизделий, разрешенных к применению при разработке (модернизации), производстве аппаратуры, приборов, устройств и оборудования военного назначения. МОП 44 001.02-2006, ч.2. Микросхемы интегральные. Книга 1. Министерство обороны Российской Федерации. ФГУП "22 ЦНИИИ Минобороны России".

домой